La proposta DRAM 3D apre la strada ad un aumento della densità

Aug 24, 2023

Stacking di chip per la memoria

Se c'è un prodotto tecnologico in cui lo scaling non funziona altrettanto bene, è la DRAM. Ci sono diverse ragioni per questo, la più importante è la progettazione effettiva delle celle DRAM e il modo in cui si collega alla fabbricazione. Ma secondo Lam Research, il risultato finale di queste difficoltà di scalabilità significa che i ricercatori nel campo delle DRAM potrebbero non essere in grado di aumentare la scalabilità della densità delle DRAM già tra cinque anni. È in questo contesto che Lam Research, una società specializzata in progettazione di circuiti a semiconduttore, ha pubblicato una proposta su come potrebbero evolversi i futuri prodotti DRAM. E quel futuro potrebbe benissimo essere 3D, quindi sembra che i cubi di memoria non siano poi così lontani dal regno delle possibilità. Secondo l'azienda, ci vorranno dai cinque agli otto anni per essere in grado di progettare un dispositivo DRAM 3D producibile, lasciando al mondo un possibile intervallo di tre anni tra il momento in cui termina lo scaling della DRAM 2D e quello in cui riprende lo scaling della DRAM 3D. Utilizzando il software proprietario SEMulator3D, Lam Research ha ripetuto possibili progetti di DRAM 3D. Il loro obiettivo era risolvere le sfide di ridimensionamento e impilamento di strati, restringimento di condensatori e transistor, connettività tra celle e tramite array (come TSV [Through Silicon Vias] di TSMC, che abbiamo già visto in altri progetti di semiconduttori 3D). Infine, l'azienda ha stabilito i requisiti del processo che consentono la fabbricazione del progetto proposto.

A causa del modo in cui sono progettate le celle DRAM, non sarà possibile semplicemente appoggiare i componenti DRAM 2D su un lato per poi impilarli uno sopra l'altro. Ciò accade perché le celle DRAM hanno proporzioni elevate (sono più alte che spesse). Metterli su un fianco richiederebbe capacità di incisione laterale (e riempimento) che vanno oltre le nostre attuali capacità. Ma quando si comprende l'architettura stessa, è possibile modificarla e adattarla tentando di aggirare i vincoli di progettazione. Questo è più facile a dirsi che a farsi, tuttavia, e c'è un motivo per cui non disponiamo già di DRAM 3D. I progetti di circuiti DRAM attuali necessitano essenzialmente di tre componenti: una bitline (una struttura conduttiva che inietta corrente); un transistor che riceve l'uscita di corrente della bitline e funge da gate che controlla se la corrente elettrica può fluire nel (e riempire) il circuito; e un condensatore, dove la corrente che scorre attraverso la linea di bit e il transistor viene infine immagazzinata sotto forma di bit (0 o 1). Lam Research ha utilizzato alcuni "trucchi" di progettazione del chip per raggiungere un'architettura funzionante. Per prima cosa, hanno spostato la bitline sul lato opposto del transistor; poiché la bitline non è più circondata dal condensatore, ciò significa che più transistor possono essere collegati alla bitline stessa, migliorando la densità del chip.

Per massimizzare i guadagni di densità dell'area, Lam Research ha applicato anche alcune tecniche di produzione di transistor all'avanguardia. Questi includono i design forksheet Gate-All-Around (GAA), che Intel sembra stia esplorando per le tecnologie di gating di prossima generazione. L'architettura DRAM riprogettata proposta dalla ricerca Lam può quindi essere impilata, con strati su strati del nuovo design delle celle DRAM uno sopra l'altro in un processo non dissimile da quello della NAND. Ma mentre lo scaling della NAND è attualmente intorno alla soglia dei 232 strati, Lam Research stima che la prima generazione di un progetto DRAM 3D come il suo sfrutterebbe solo fino a 28 strati impilati. Con i miglioramenti dell'architettura e la stratificazione aggiuntiva, Lam Research stima che sia possibile ottenere un miglioramento del salto di due nodi nella densità della DRAM, con ulteriori miglioramenti possibili attraverso l'aggiunta di ulteriori strati al grattacielo della DRAM. Come abbiamo visto in altre tecnologie di fabbricazione, l'utilizzo di un array via (la tecnologia alla base del TSV di TSMC) viene quindi utilizzato per interconnettere i singoli strati. Esiste tuttavia un problema immediato con il progetto proposto da Lam Research: non esistono attualmente sistemi di produzione strumenti in grado di fabbricare in modo affidabile le funzionalità necessarie. L'azienda si affretta a sottolineare che il design stesso delle DRAM è all'avanguardia oggi; migliorare e riprogettare strumenti e processi è un requisito comune. E come dice l'azienda, abbiamo ancora tempo prima di scontrarci con il muro dello scaling della DRAM. Si spera che gli strumenti e le competenze necessarie arrivino entro tale lasso di tempo.